【预约研讨会】如何利用最新VitisHLS提高任务级并行性？

(资料图)

通【tōng】用 C/C++ 在 CPU 上执【zhí】行，因【yīn】此本质上具有【yǒu】高度的顺序性。然而，用于在 FPGA 上执行的代码【mǎ】必须采用【yòng】高度并行的方式架构【gòu】，以【yǐ】便工【gōng】具推断并【bìng】利用【yòng】这一并【bìng】行性。为 FPGA 设计 C/C++ 的重要概念是任务级并行 (TLP) 的【de】概念。

Vitis HLS 的概览与新特性介绍

讨论实施 TLP 的两大范例

讨论在 TLP 区域中用于传递数据的各种通道

最后举例说明这些概念

无论您目前【qián】是【shì】在使用 Vitis HLS，还是想知道【dào】 Vitis HLS 是【shì】不是您下一【yī】个设计项【xiàng】目的理【lǐ】想选择，本次网络研讨会都将重点介绍这些重【chóng】要【yào】概念【niàn】，帮助您更快实现 FPGA 设计目【mù】标。

Lauren 专注于 C/C++ 高【gāo】层次综合，拥有多年利用 FPGA 实现数字【zì】信号处【chù】理算法【fǎ】的经验，对【duì】 FPGA 的【de】架【jià】构、开发工具和设计【jì】理念【niàn】有深入的理解。曾发布网【wǎng】络视频课程《Vivado入门与【yǔ】提高》点【diǎn】击【jī】率超过5万、出【chū】版《基【jī】于FPGA的【de】数字信号处理》《Vivado从此开始》《AMD FPGA设计优化宝典-面向Vivado》等【děng】多本FPGA相关书籍【jí】并【bìng】广受好评。